夏宇聞Verilog經典教程

 光盤上建立上冊例題電子文檔的目的是想幫助同學在計算機上運行和驗證書上的例題， 可以節(jié)省同學錄入的時間。需要提醒讀者注意的是，有許多簡單的例題是不完整的，需要同學自己補充成完整的模塊并加上必要的測試模塊后，才能在仿真器上運行，并能觀察到運行的最后結果。本文件夾中有的模塊是可以綜合的，有的模塊是不能進行綜合的，只能進行仿真。對于最后幾章中比較大型的例題，讀者必須先認真閱讀，在理解了書上的內容后，才在計算機上錄入Verilog程序、運行和驗證例題所表示的設計。讀者若想要真正學會設計，必須在模仿和借鑒別人正確設計的基礎上，認真思考并自己獨立進行設計，不怕困難，才能達到目的。光盤中上冊第16章和17章的Verilog源代碼模塊可以用于學習較復雜邏輯電路系統(tǒng)的設計。

關于仿真、綜合和布局布線工具，我們建議采用PC機上運行的ModelSim 5.7分別進行RTL級別的功能仿真、綜合后的邏輯網表仿真和布局布線后的時序仿真。綜合器建議采用Synplify Pro 7.2.，把RTL級的Verilog源代碼轉換成Verilog 邏輯網表和EDIF文件；然后采用任何一種FPGA布局布線工具，如ALTERA　Max+plusII 10.2，把EDIF文件或轉換成某FPGA 的帶布線延遲的門級Verilog模型。

關于如何能得到以上幾種工具，讀者可以在許多有關網站上免費下載。